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第一章 Verilog语言设计实践1

1.1 小型过热探测器2

1.2 可综合的Verilog要素6

1.3 Verilog的层次10

1.4 内建逻辑原语12

1.5 锁存器和触发器14

1.6 阻塞性赋值与非阻塞性赋值20

1.7 Verilog语法24

2.2 数字原语模拟模块的建立37

第二章 数字设计的策略与技巧37

2.1 设计步骤37

2.3 使用LUT来实现逻辑功能39

2.4 关于设计步骤42

2.5 同步逻辑规则51

2.6 时钟策略57

2.7 逻辑化简60

2.8 综合器做些什么62

2.9 面积／延时优化65

3.1 Verilog层次回顾66

第三章 数字电路工具箱66

3.2 三态信号和总线67

3.3 双向总线71

3.4 优先编码器72

3.5 综合中面积／速度的优化76

3.6 在运行速度和级联时间之间折中80

3.7 FPGA逻辑单元的延时81

3.8 状态机84

3.9 加法器94

3.10 减法器103

3.11 乘法器104

第四章 更多的数字电路：计数器、只读存储器及随机存储器108

4.1 行波计数器108

4.2 约翰逊计数器109

4.3 线性反馈移位寄存器111

4.4 循环冗余校验121

4.5 只读存储器（ROM）123

4.6 随机存储器（RAM）125

4.7 先入先出存储器（FIFO）介绍145

第五章 Verilog测试146

5.1 编译指令147

5.2 自动测试160

第六章 实用设计：工具、技术及权衡策略168

6.1 使用LeonardoSpectrum进行编译169

6.2 完整的设计流程，8位相等比较器182

6.3 使用层次设计法设计8位相等比较器188

6.4 Xilinx环境下的优化选项196

6.5 映射选项196

6.6 布局／布线选项198

6.7 逻辑级时序分析报表／版图设计后的时序分析报告200

6.8 接口选项202

6.9 VHDL/VERILOG仿真选项203

6.10 其他的设计管理器工具205

第七章 几种架构的比较212

7.1 决定集成电路价格的因素212

7.2 FPGA器件设计213

7.3 在选择FPGA器件时需要考虑的问题213

7.4 Xilinx公司FPGA器件的架构215

7.5 Altera公司CPLD器件架构220

第八章 元件库、可再用模块及IP225

8.1 生产率提高的关键225

8.2 库单元227

8.3 结构化编程模式231

8.4 原理图设计和Verilog语言设计的比较233

8.5 使用LogiBLOX模块生成器236

8.6 另一种模块生成器：CORE Generator工具237

8.7 设计的再用，重新使用你自己的代码241

8.8 购买IP设计242

8.9 总结244

第九章 面向ASIC转化的设计245

9.1 半定制器件246

9.2 ASIC转换的设计准则247

9.3 同步设计规则248

9.4 延迟线251

9.5 测试用语253

9.6 POC测试向量255

参考文献256

光盘使用说明257

术语表259

资料索引266

后记268

作者介绍270